floorplan是什么意思？用法、例句，如何评价数字后端设计中floorplan的好坏？

很多朋友对于floorplan是什么意思？用法、例句和如何评价数字后端设计中floorplan的好坏？不太懂，今天就由小编来为大家分享，希望可以帮助到大家，下面一起来看看吧！

众所周知，数字IC后端实现中，floorplan是至关重要的，它就像搭积木一样，布局设计中的各个ip,memory和io的摆放。图1左侧为一个cpu的floorplan和模块的逻辑分布图。如果摆放的不好，一方面是时序timing可能满足不了需求，就是我们常说的timingviolations。另外一方面，摆放的不合理，也会影响面积。当然，很多后端工程师对美观还是有要求的，摆放的很难看，自己看着也很难受。好了，下面进入正题。

小编简单总结了评价floorplan好坏的四点标准，分别如下：

1.各个模块cell的分布符合dataflow

以图2中双核cpu为例，其中两个cpu是复用的。我们拿cpu来说，假设将Dside相关的memory拆开分别摆放在两个不同的位置(部分memory摆放在Iside相关memory处)，place后Dside模块的分布就会比较散，从而会导致Dside模块的timing出现violations。因此，在cpu中memory的摆放特别重要，直接影响芯片的performance。

2.congestionmap和celldensity适度

place后通过GUI的congestionmap来查看工具预估的overflow是否在可绕线范围。具体多少数值，不同工艺，不同design情况都不太一样，需要自己积累项目经验(casebycase)。同时，通过celldesity分布图我们也可以预估某些地方是否可能出现density过高导致绕线或者timing等方面的风险;如果你的celldesity很低，congestionmap也特别好，显然也是不恰当的，因为明显浪费芯片面积。

3.routingdrc相对clean

如果你的一个floorplan满足前面几点条件，但是route后发现实际绕线存在很多的routingdrc(short,doublepatterndrc,diffnetspace等)。可能有的人会说，如果route前congestionmap和celldensitymap都比较好，为何会绕不出来?其实答案很简单，route之前的map都是工具估算出来的，实践证明，有时候是存在这种现象的(吐槽下)。如果真的出现这种情况，也只能吐血了，一切重来。因此，从这里就能看到floorplan的重要性。

4.没有baselayer的DRC

实际项目中，我相信有的时候会出现memory的polyorientaion和stdcell的poly方向不一致的情况(90nm以下工艺)。出现这种情况怎么办呢?答案是显而易见的，天空飘过两个字“重做”。还有比如tapcell加的不够等等，这里就不一一列举。

文章到此结束，如果本次分享的floorplan是什么意思？用法、例句和如何评价数字后端设计中floorplan的好坏？的问题解决了您的问题，那么我们由衷的感到高兴！